order_bg

פּראָדוקטן

נייַ אָריגינעל XC18V04VQG44C ספּאָט לאַגער פפּגאַ פעלד פּראָגראַממאַבלע טויער מענגע לאָגיק יק שפּאָן ינטעגראַטעד סירקויץ

קורץ באַשרייַבונג:


פּראָדוקט דעטאַל

פּראָדוקט טאַגס

פּראָדוקט אַטריביוץ

טיפּ באַשרייַבונג
קאַטעגאָריע ינטעגראַטעד סערקאַץ (ICs)

זכּרון

קאַנפיגיעריישאַן פּראָמס פֿאַר FPGAs

מפר AMD Xilinx
סעריע -
פּעקל טאַץ
פּראָדוקט סטאַטוס פאַרעלטערט
פּראָגראַממאַבלע טיפּ אין סיסטעם פּראָגראַממאַבלע
זכּרון גרייס 4 מב
וואָולטידזש - צושטעלן 3וו ~ 3.6וו
אַפּערייטינג טעמפּעראַטור 0 °C ~ 70 °C
מאַונטינג טיפּ ייבערפלאַך בארג
פּעקל / קאַסטן 44-TQFP
סאַפּלייער מיטל פּאַקקאַגע 44-VQFP (10 × 10)
באַזע פּראָדוקט נומער XC18V04

דאקומענטן & מעדיע

מיטל טיפּ לינק
דאַטאַשיץ XC18V00 סעריע
ענוויראָנמענטאַל אינפֿאָרמאַציע Xiliinx RoHS סערט

Xilinx REACH211 סערט

PCN אָבסאָלעססענסע / EOL קייפל דעוויסעס 01/01/2015

Multi Device EOL Rev3 9/May/2016

סוף פון לעבן 10/JAN/2022

PCN טייל סטאַטוס טוישן פּאַרץ ריאַקטיווייטיד 25/04/2016
HTML דאַטאַשעעט XC18V00 סעריע

ענוויראָנמענטאַל & עקספּאָרט קלאַססיפיקאַטיאָנס

ATRIBUTE באַשרייַבונג
RoHS סטאַטוס ROHS3 קאָמפּליאַנט
מויסטשער סענסיטיוויטי מדרגה (MSL) 3 (168 שעה)
REACH סטאַטוס REACH אַנאַפעקטיד
ECCN 3A991B1B1
HTSUS 8542.32.0071

נאָך רעסורסן

ATRIBUTE באַשרייַבונג
נאָרמאַל פּאַקקאַגע 160

Xilinx זכּרון - קאַנפיגיעריישאַן פּראָמס פֿאַר FPGAs

Xilinx ינטראַדוסיז די XC18V00 סעריע פון ​​אין-סיסטעם פּראָוגראַמאַבאַל קאַנפיגיעריישאַן פּראָמס (פיגורע 1).דיווייסאַז אין דעם 3.3 וו משפּחה אַרייַננעמען אַ 4-מעגאַביט, אַ 2-מעגאַביט, אַ 1-מעגאַביט און אַ 512-קילאָביט פּראַם וואָס צושטעלן אַן גרינג-צונוצן, קאָס-עפעקטיוו אופֿן פֿאַר ריפּראָגראַממינג און סטאָרינג Xilinx FPGA קאַנפיגיעריישאַן ביטסטרים.

ווען די FPGA איז אין האר סיריאַל מאָדע, עס דזשענערייץ אַ קאַנפיגיעריישאַן זייגער וואָס דרייווז די PROM.א קורץ אַקסעס צייט נאָך CE און OE זענען ענייבאַלד, דאַטן זענען בארעכטיגט אויף די PROM DATA (D0) שטיפט וואָס איז קאָננעקטעד צו די FPGA DIN שטיפט.ניו דאַטן זענען בנימצא אַ קורץ אַקסעס צייט נאָך יעדער רייזינג זייגער ברעג.די FPGA דזשענערייץ די צונעמען נומער פון זייגער פּאַלסיז צו פאַרענדיקן די קאַנפיגיעריישאַן.ווען די FPGA איז אין שקלאַף סיריאַל מאָדע, די PROM און די FPGA זענען קלאַקט דורך אַ פונדרויסנדיק זייגער.

ווען די FPGA איז אין Master Select MAP מאָדע, די FPGA דזשענערייץ אַ קאַנפיגיעריישאַן זייגער וואָס דרייווז די PROM.ווען די FPGA איז אין Slave Parallel אָדער Slave Select MAP מאָדע, אַ פונדרויסנדיק אַסאַלייטער דזשענערייץ די קאַנפיגיעריישאַן זייגער וואָס דרייווז די PROM און די FPGA.נאָך CE און OE זענען ענייבאַלד, דאַטן זענען בארעכטיגט אויף די DATA (D0-D7) פּינס פון די PROM.ניו דאַטן זענען בנימצא אַ קורץ אַקסעס צייט נאָך יעדער רייזינג זייגער ברעג.די דאַטן זענען קלאַקט אין די FPGA אויף די פאלגענדע רייזינג ברעג פון די CCLK.א פריי-פליסנדיק אַסאַלייטער קענען זיין געוויינט אין די סלאַווע פּאַראַלעל אָדער סלאַווע סעלעקט מאַפּ מאָדעס.

קייפל דעוויסעס קענען זיין קאַסקייד דורך ניצן די סעאָ רעזולטאַט צו פירן די CE אַרייַנשרייַב פון די פאלגענדע מיטל.די זייגער ינפּוץ און די DATA אַוטפּוץ פון אַלע פּראָמס אין דעם קייט זענען ינטערקאַנעקטיד.אַלע דעוויסעס זענען קאַמפּאַטאַבאַל און קענען זיין קאַסקיידאַד מיט אנדערע מיטגלידער פון דער משפּחה אָדער מיט די XC17V00 איין מאָל פּראָוגראַמאַבאַל סיריאַל פּראָם משפּחה.


  • פֿריִער:
  • ווייַטער:

  • שרייב דיין אָנזאָג דאָ און שיקן עס צו אונדז