לאָגיק און פליפּ פלאַפּס-SN74LVC74APWR
פּראָדוקט אַטריביוץ
|
דאקומענטן & מעדיע
מיטל טיפּ | לינק |
דאַטאַשיץ | SN54LVC74A, SN74LVC74A |
די הויפּט פּראָדוקט | אַנאַלאָג סאַלושאַנז |
PCN פּאַקקאַגינג | שפּול 10/07/2018 |
HTML דאַטאַשעעט | SN54LVC74A, SN74LVC74A |
EDA מאָדעלס | SN74LVC74APWR דורך SnapEDA |
ענוויראָנמענטאַל & עקספּאָרט קלאַססיפיקאַטיאָנס
ATRIBUTE | באַשרייַבונג |
RoHS סטאַטוס | ROHS3 קאָמפּליאַנט |
מויסטשער סענסיטיוויטי מדרגה (MSL) | 1 (ונלימיטעד) |
REACH סטאַטוס | REACH אַנאַפעקטיד |
ECCN | EAR99 |
HTSUS | 8542.39.0001 |
פליפּ-פלאָפּ און לאַטש
פליפּ-פלאָפּאוןלאַטשזענען פּראָסט דיגיטאַל עלעקטראָניש דעוויסעס מיט צוויי סטאַביל שטאַטן וואָס קענען זיין געוויינט צו קראָם אינפֿאָרמאַציע, און איין פליפּ-פלאַפּ אָדער לאַטש קענען קראָם 1 ביסל פון אינפֿאָרמאַציע.
פליפּ-פלאָפּ (אַבריוויייטיד ווי FF), אויך באקאנט ווי אַ ביסטאַבאַל טויער, אויך באקאנט ווי אַ ביסטאַבאַל פליפּ-פלאַפּ, איז אַ דיגיטאַל לאָגיק קרייַז וואָס קענען אַרבעטן אין צוויי שטאַטן.פליפּ-פלאַפּס בלייבן אין זייער שטאַט ביז זיי באַקומען אַן אַרייַנשרייַב דויפעק, אויך באקאנט ווי אַ צינגל.ווען אַ אַרייַנשרייַב דויפעק איז באקומען, די פליפּ-פלאָפּ רעזולטאַט ענדערונגען שטאַט לויט די כּללים און דעמאָלט בלייבט אין דעם שטאַט ביז אן אנדער צינגל איז באקומען.
לאַטש, שפּירעוודיק צו די דויפעק מדרגה, ענדערונגען שטאַט אונטער די הייך פון די זייגער דויפעק, לאַטש איז אַ מדרגה-טריגערד סטאָרידזש אַפּאַראַט, און די אַקציע פון דאַטן סטאָרידזש דעפּענדס אויף די מדרגה ווערט פון די אַרייַנשרייַב סיגנאַל, נאָר ווען די לאַטש איז אין די געבן שטאַט, דער רעזולטאַט וועט טוישן מיט די דאַטן אַרייַנשרייַב.לאַטש איז אַנדערש פון פליפּ-פלאָפּ, עס איז נישט לאַטשינג דאַטן, דער סיגנאַל בייַ די רעזולטאַט ענדערונגען מיט די אַרייַנשרייַב סיגנאַל, פּונקט ווי דער סיגנאַל גייט דורך אַ באַפער;אַמאָל די לאַטש סיגנאַל אקטן ווי אַ לאַטש, די דאַטן זענען פארשפארט און די אַרייַנשרייַב סיגנאַל טוט נישט אַרבעטן.א לאַטש איז אויך גערופן אַ טראַנספּעראַנט לאַטש, וואָס מיטל אַז דער רעזולטאַט איז טראַנספּעראַנט צו די אַרייַנשרייַב ווען עס איז נישט לאַטשעד.
דער חילוק צווישן לאַטש און פליפּ-פלאָפּ
לאַטש און פליפּ-פלאַפּ זענען ביינערי סטאָרידזש דעוויסעס מיט זכּרון פונקציע, וואָס זענען איינער פון די יקערדיק דעוויסעס צו קאַמפּאָוז פאַרשידן טיימינג לאָגיק סערקאַץ.דער חילוק איז: לאַטש איז שייַכות צו אַלע זייַן אַרייַנשרייַב סיגנאַלז, ווען די אַרייַנשרייַב סיגנאַל ענדערונגען לאַטש ענדערונגען, עס איז קיין זייגער וואָקזאַל;פליפּ-פלאָפּ איז קאַנטראָולד דורך די זייגער, בלויז ווען די זייגער איז טריגערד צו מוסטער דעם קראַנט אַרייַנשרייַב, דזשענערייט די רעזולטאַט.פון קורס, ווייַל ביידע לאַטש און פליפּ-פלאָפּ זענען טיימינג לאָגיק, דער רעזולטאַט איז ניט בלויז שייך צו דעם קראַנט אַרייַנשרייַב, אָבער אויך שייך צו די פריערדיקע רעזולטאַט.
1. לאַטש איז טריגערד דורך מדרגה, ניט סינטשראָנאָוס קאָנטראָל.DFF איז טריגערד דורך זייגער ברעג און סינטשראָנאָוס קאָנטראָל.
2, לאַטש איז שפּירעוודיק צו די אַרייַנשרייַב מדרגה און איז אַפעקטאַד דורך די וויירינג פאַרהאַלטן, אַזוי עס איז שווער צו ענשור אַז דער רעזולטאַט טוט נישט פּראָדוצירן בוררס;DFF איז ווייניקער מסתּמא צו פּראָדוצירן בוררס.
3, אויב איר נוצן טויער סערקאַץ צו בויען לאַטש און DFF, לאַטש קאַנסומז ווייניקער טויער רעסורסן ווי DFF, וואָס איז אַ העכער אָרט פֿאַר לאַטש ווי DFF.דעריבער, די ינטאַגריישאַן פון ניצן לאַטש אין ASIC איז העכער ווי DFF, אָבער דער פאַרקערט איז אמת אין FPGA, ווייַל עס איז קיין נאָרמאַל לאַטש אַפּאַראַט אין FPGA, אָבער עס איז DFF אַפּאַראַט, און אַ LATCH דאַרף מער ווי איין LE צו זיין איינגעזען.לאַטש איז גלייַך טריגערד, וואָס איז עקוויוואַלענט צו האָבן אַ געבן סוף, און נאָך אַקטאַוויישאַן (אין דער צייט פון געבן מדרגה) איז עקוויוואַלענט צו אַ דראָט, וואָס ענדערונגען מיט די רעזולטאַט וועריז מיט די רעזולטאַט.אין די ניט-ענייבאַלד שטאַט איז צו טייַנען דער אָריגינעל סיגנאַל, וואָס קענען זיין געזען און פליפּ-פלאָפּ חילוק, אין פאַקט, פילע מאל לאַטש איז נישט אַ פאַרטרעטער פֿאַר FF.
4, לאַטש וועט ווערן גאָר קאָמפּליצירט סטאַטיק טיימינג אַנאַליסיס.
5, דערווייַל, לאַטש איז בלויז געניצט אין די זייער הויך-סוף קרייַז, אַזאַ ווי Intel's P4 CPU.FPGA האט לאַטש אַפּאַראַט, די רעגיסטרירן אַפּאַראַט קענען זיין קאַנפיגיערד ווי אַ לאַטש אַפּאַראַט, אין קסילינקס וו2פּ מאַנואַל וועט זיין קאַנפיגיערד ווי רעגיסטרירן / לאַטש אַפּאַראַט, די אַטאַטשמאַנט איז קסילינקס האַלב רעפטל סטרוקטור דיאַגראַמע.אנדערע מאָדעלס און מאַניאַפאַקטשערערז פון FPGAs זענען נישט געגאנגען צו קאָנטראָלירן.- פּערסנאַלי, איך טראַכטן קסילינקס איז ביכולת צו גלייַך גלייַכן די אַלטעראַ קען זיין מער קאָנפליקט, צו אַ ביסל LE צו טאָן, אָבער, ניט קסילינקס מיטל יעדער רעפטל קענען זיין אַזוי קאַנפיגיערד, אַלטעראַ ס בלויז דדר צובינד האט אַ ספּעציעל לאַטש אַפּאַראַט, בכלל בלויז הויך-גיכקייַט קרייַז וועט זיין געניצט אין די לאַטש פּלאַן.אַלטעראַ ס LE איז קיין לאַטש סטרוקטור, און קאָנטראָלירן די sp3 און sp2e, און אנדערע נישט צו קאָנטראָלירן, די מאַנואַל זאגט אַז די קאַנפיגיעריישאַן איז געשטיצט.דער אויסדרוק וואַנגדיאַן וועגן אַלטעראַ איז רעכט, אַלטעראַ ס FF קענען ניט זיין קאַנפיגיערד צו לאַטש, עס ניצט אַ לוקאַפּ טיש צו ינסטרומענט לאַטש.
דער גענעראַל פּלאַן הערשן איז: ויסמיידן לאַטש אין רובֿ דיזיינז.עס וועט לאָזן איר פּלאַן די טיימינג איז פאַרטיק, און עס איז זייער פאַרבאָרגן, ניט-וועטעראַן קענען ניט געפֿינען.לאַטש די ביגאַסט געפאַר איז נישט צו פילטער בוררס.דאָס איז גאָר געפערלעך פֿאַר דער ווייַטער מדרגה פון די קרייַז.דעריבער, אַזוי לאַנג ווי איר קענען נוצן די פליפּ-פלאָפּ אָרט, טאָן ניט נוצן לאַטש.